Abrindo a tampa do Multichip Cascade Lake da Intel

Imagine por um segundo que você é a Intel.

Os poucos fabricantes de CPU para servidor que permanecem no mercado – AMD, IBM, Marvell e Ampere – têm mais controladores de memória em seus soquetes do que você. Eles estão todos trabalhando em chips de 7 nanômetros que vão amontoar muitos núcleos no dado. Seu processo de 10 nanômetros para gravar chips, que é análogo à tecnologia de 7 nanômetros oferecida pela Taiwan Semiconductor Manufacturing Corp e usada por três desses fornecedores (não a IBM, que contratou a Samsung), está atrasada e derramou um pouco de café na seu roteiro no caminho através do país do lago. Mas, o negócio do Data Center Group está crescendo, mesmo que hyperscalers e construtores de nuvem tenham pisado no freio no quarto trimestre de 2018. E ainda falta um longo caminho até o primeiro semestre de 2020, quando os Xeons SPs "Ice Lake" vão estar em rampa.

O que você faz?

Você faz o melhor disso. Você ajusta a arquitetura do Skylake de várias maneiras, e em rápida sucessão, para manter os clientes em movimento. Isso é exatamente o que a Intel fez hoje com seus chips Cascade Lake, que abordamos em detalhes aqui. A Intel usou um processo refinado de 14 nanômetros para espremer um pouco mais de velocidade de clock dos núcleos Skylake, adicionou algumas novas instruções DL Boost para acelerar a inferência de aprendizado de máquina, corrigiu algumas retenções de segurança das vulnerabilidades de execução especulativa Spectre/Meltdown/Foreshadow e sacudiu a pilha SKU, então havia mais alguns núcleos em um Cascade Lake Xeon SP a um determinado preço para os chips Skylake Xeon SP originais lançados há quase dois anos.

Mas há apenas um problema com essa estratégia. A Intel não fala sobre liderança em desempenho fazendo exatamente o que foi descrito acima. A Intel precisa de algo mais. Assim como a AMD fez com o Opteron 6100s uma década atrás, quando a Intel estava se fortalecendo com os Xeons "Nehalem" que são os ancestrais dos atuais Cascade Lakes. A AMD colocou dois chips de seis núcleos em uma matriz e tinha um chipset dimensionado para oito soquetes e criou um servidor físico de soquete quádruplo a partir de oito processadores logicamente conectados por meio de sua interconexão HyperTransport NUMA.

A AMD dobrou os chips em um soquete para fazer uma declaração de desempenho naquela época, e a Intel está fazendo isso agora. Com o processador Cascade Lake-AP, a Intel está juntando quatro chips Cascade Lake usando UltraPath Interconnect, sua própria cola NUMA, e empacotando-os de forma que esta máquina lógica de quatro soquetes pareça um servidor físico de dois soquetes com chips monstruosos. Comprimindo até 56 núcleos em um único pacote montado em superfície Ball Grid Array (BGA), a Intel ainda pode falar sobre liderança de desempenho e talvez até preço/desempenho decente em uma máquina de dois soquetes antes do lançamento do processador de servidor Epyc "Rome" da AMD, que é esperado em junho, se a fofoca estiver certa.

Com a série de processadores Xeon SP 9200 Platinum, como os chips Cascade Lake-AP são formalmente conhecidos, a Intel ganha um pouco de experiência no projeto e fabricação de módulos multichip, o que é bom e talvez seja uma prévia de como as coisas acabarão. ser feito em um futuro não muito distante. Fazer processadores monolíticos massivos é muito mais caro do que fazer muitos processadores menores, e assim como o mundo teve que se acostumar a programar para sistemas distribuídos feitos de múltiplos servidores, compiladores e programadores vão ter que se acostumar a trabalhar com sistemas distribuídos. dentro de um único servidor.

Não há dúvida na mente de ninguém de que a futura CPU não será apenas uma miscelânea de chips, mas chips gravados com os processos mais otimizados disponíveis para cada função. É altamente provável que os circuitos de E/S e de comunicação nunca fiquem abaixo de 16 nanômetros (14 nanômetros no modo Intel de contar tamanhos de porta de transistor), e que os núcleos da CPU continuem encolhendo tanto quanto possível, e que esses componentes ser feito de chips separados costurados juntos com vários tipos de interconexões e metodologias de embalagem. Não nos surpreenderia se os chips Ice Lake Xeon SP fizessem isso de verdade, e não apenas no que parece ser o estilo apressado que a Intel adotou com os chips Cascade Lake-AP. Talvez a Intel não acreditasse que o TSMC poderia reunir seus 7 nanômetros e, portanto, a AMD não teve chance com os processadores Rome Epyc? É difícil dizer.